发布日期：2026-05-29 18:51 点击次数：91
5 月 25 日，华为芯片业务负责东说念主何庭波在 IEEE 海外电路与系统计议会上认真发布 τ（t ā o）定律，忽视以"时分缩微"替代"几何缩微"，毛糙来说，等于芯片竞赛从此不看谁"作念得小"，而看谁让信号"跑得快"。
讯息还是发布，就在网上"炸"开，联系多个词条登上热搜，引起网友热议。
有东说念主说，韬定律是华为在先进制程严重受限、后摩尔时间"摩尔定律"经济边缘效应飞快递减的配景下，作念出的一个修葺一新的工程表面调动。那么，τ 定律到底是什么呢？它和摩尔定律有什么关系？对咱们的糊口又有什么意旨呢？
图源：某酬酢平台
韬定律是什么，
和摩尔定律到底有什么关系？
要想了解 τ 定律，那一定离不开摩尔定律，一句话来归来两者的区别等于：统领半导体行业 60 多年的摩尔定律，追求的是晶体管尺寸越小越好，也叫"几何微缩"。韬定律追求的是，信号传播越快越好，也叫"时分缩微"。
这也等于何庭波在计议会上所忽视的，以"时分缩微"替代"几何缩微"。
5 月 25 日，何庭波在 2026 海外电路与系统计议会上 / 新华社发
τ，读作 / ˈ ta ʊ，对许多东说念主来说，它很生分。在电路表面中，它代表着时分常数，等于电阻乘以电容，单元是秒，暗示着一个信号在电路中踏实下来所需要的时分，它意味着延长与恭候，那些体感难以察觉却真实存在的时分。
在芯片工业当年几十年的叙事中，揣测越过的步地一直是空间。芯片行业长期用纳米标注芯片的时间世代节点，90nm、65nm、45nm、22nm、7nm、3nm，数字越小，芯片越快，时间也就越越过。因此，许多东说念主会认为" 3nm 制程芯片"代表着芯片中某个要津元件好像结构的尺寸等于 3nm。
早年间如实如斯。在摩尔定律刚被忽视时，这种交融基本成立，行业以芯片晶体管栅极的物理长度来刻画半导体的时间制程。这是当年斡旋各泰半导体制造商的圭臬化方法。一则便捷定名，二则树立一套行业评价体系。栅极越短，开关速率越快，雷同面积塞的晶体管越多，芯片越先进。
但从 1997 年起，这个对应关系就初始不太准确了。
一初始是低报，Intel 公司的 250nm 芯片骨子的栅极长度是 200nm，而到了 2011 年，交易居品的晶体管从平面结构酿成了立体的 FinFET 结构，维度上的变化导致了栅极长度这个成见本来就不再适用。
事实上，22nm 制程芯片骨子的晶体管栅极长度是 26nm，10nm 节点是 18nm，声称的数字险些惟有骨子的一半，厂商们初始使用"等效工艺"来标示制程，此后的节点称呼更是跟芯片上任何可测量的物理尺寸齐莫得任何联系，绝对脱钩。
AG真人中国官方网站今天，关于 10nm 以及更先进的芯片制程来说，以" nm "为标注的芯片制程事实上其实更接近于一个性能评估。台积电的 3nm 和三星的 3nm，从架构就不一样，背后的骨子尺寸也统统不同，但齐叫 3nm。3nm 并不是任何东西的长度，仅仅一个名字。
这个韬定律，到底"牛"在哪？
既然在平缓这条路上走欠亨，要是咱们需要芯片上容纳更多的晶体管，那么为什么不行作念更大的芯片？谜底是：不错，然而也不太不错。
率先是制造芯片的光刻机存在着物理极限。第二个问题是良品率。在制造经由中，晶圆的名义不可能圆善无瑕，业界用"症结密度"来揣测污点的比例。因而在症结密度固定的情况下，裸单方面积越大，遭遇症结的概率就越高，良品率也就越低。
光刻机。图库版权图片，转载使用可能激勉版权纠纷
于是行业初始想办法绕路。
一种想路是平面拼接，既然大芯片的良品率低，那么就用几颗小芯片拼接到沿途，行业术语叫作念 chiplet。但平面拼接有一个自然的症结，芯片的磋议技艺和面积成正比，但拼接时许多要津通说念：内存带宽，里面络续，供电等，齐只可从芯片边缘相差，类似和边长成正比，故而用平面拼接时，开云的世界杯中国登录网址芯片越大，磋议技艺和信号通信技艺之间的剪刀差越大。这是一个由物理拓扑决定的问题，跟制程先不先进无关。
这就引出了另一种想路，立体重叠。AMD 的 3D V-Cache 在 CPU 芯片上方稀奇叠了一层 SRAM 缓存，以此来扩张 L3 缓存。Intel 的 Foveros 将不同功能的芯片险阻堆叠，磋议中枢用先进制程，I/O 用闇练制程，各取长处。而台积电的 SoIC 则提供了晶圆级的 3D 重叠技艺。这些决策自然如实绕过了光罩极限和良率墙，也能一定进程上平缓通信剪刀差。但它们叠的齐是功能各自落寞的模块，一颗芯片上头摞另一颗芯片，好像一块缓存，各层芯片里面仍然是传统的联想。
以上所述，齐是在先进工艺基础上各大厂商们所濒临的艰辛与采取。
那么要是连先进制程自己齐作念不到呢？制程工艺受光刻机为止暂时无法破裂，手机芯片又无法承袭多芯并行处理，极为锤真金不怕火中枢芯片技艺，那么在这种窘境下，怎样制造下一代芯片？华为濒临的，等于这么的窘境。
华为料想的办法叫作念逻辑折叠（LogicFolding），而复旧它的表面框架，回到了伊始提到的阿谁 τ ，时分参数。
数字电路中不错低能分出两种单元：一种是由逻辑门组成的网络，负责完成运算；一种是触发器好像寄存器，负责存储气象。
在一个时钟周期内，信号从一组寄存器触发，通过一串逻辑门网络完成运算，并不才一个时钟脉冲到来之前，抵达下一组寄存器。在所有这个词这些经由旅途中，延长最长的那一条叫作念要津旅途，芯片频率的上限取决于信号走完这条旅途的时分。
要津旅途里的时分支出主要开头于逻辑门的互联，传统芯片会将所有这个词逻辑门铺在统一个平面上，导线在上方的金属层里横向布线。而导线越长，要津旅途的延长也就越长。
逻辑折叠的想路是将要津旅途上的逻辑门散播在险阻两层上，然后纵向络续，这么底本需要在平面绕路的导线只剩险阻一小段垂直络续，这么信号传输快了，统一个制程下芯片的频率就能上去。全球不错交融成以前的立体堆叠齐是芯片自己在堆叠，分开仍然是完整的芯片，而逻辑折叠想要的险阻两层芯片其实是一个一语气的举座，不可差异。
这么，华为就能通过缩小延长时分，来达到同更先进工艺等效的芯片工艺制程。但华为的贪心还不啻于此，逻辑折叠处分的是芯片里面导线的延长问题，但延长并不单存在于一颗芯片里面。从晶体管开关的皮秒，到芯片探访内存的纳秒，到数据在行状器之间传输的微秒，每一个层级齐有我方的时分瓶颈。
微芯移时间。图库版权图片，转载使用可能激勉版权纠纷
τ 定律，想作念的等于把所有这个词这些层级的延长斡旋到统一个缱绻下：特征时分常数 τ。
既然时分才是真的的瓶颈，芯片的工艺越过仅仅压缩时分的技能之一，那么就以时分为优化目的，将时分当作斡旋的度量衡，揣测举座的时分延长，在每一层想办法去压缩它。在传统以"纳米"为揣测的工业圭臬外，翻开一个新的维度，也给业界看到一个新的可能。
世俗东说念主什么时候不错用上
承袭韬定律的芯片？
严格来说，τ 定律当今尚不及以成为"定律"。
摩尔定律是 Gordon Moore 在 1965 年所作出的预言，此后行业用了多年的数据去考据，方才在 1975 年由 Carver Mead 定名成为定律。而 τ 定律当今来说，更像是一个带有明确目的的芯片工业方法论好像提案命令。能否从华为一家的时间阶梯图成为行业认可的圭臬，还需要时分来考据和回答。
而华为我方也在论文中列出了一些艰辛和挑战，现存的 EDA 器具是为平面联想引诱的，不复旧跨层辘集联想优化，而不同硅片之间的工艺偏差纷乱于统一晶圆里面，对良品率和时序齐组成挑战，每一个用于芯片层级之间通信的搀杂键和硅通孔自己也有 RC 支出，必须逐层说明折叠的收益。而承袭逻辑折叠联想想路的 Kirin 2026 芯片尚且只在要津旅途上局部折叠，远没铺开到通盘联想。
挑战与机遇老是并行，新的目的能否凯旋前行，谜底不在论文里，在异日的芯片里。好在不必等太久，2026 年秋，等效 2nm 制程的 Kirin 2026 芯片就会上市。第一个谜底，很快就来。
规划制作
作者丨 antares 磋议机图形学硕士、游戏行业从业者、科普作者
审核丨姬扬 浙江大学物理学院陶冶
孙明轩 上海工程时间大学陶冶 中国科普作者协会会员
规划丨张一诺
责编丨张一诺
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